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高級FPGA設計培訓

Verilog HDL高級編碼；
Modelsim、Debussy仿真工具及Synplify pro綜合工具的使用技巧；
建立HDL設計與電路實體間的對應關系；
Verilog HDL實現復雜邏輯設計及構建testbench的方法及技巧；
針對FPGA器件的代(dai)碼優化方案(an)；

FPGA設計原則(面積與速度平衡互換原則、硬件可實現原則、同步設計原則等；
 FPGA的四種(zhong)操作技巧(qiao)(乒乓操作、串并轉換、流水線操作及數(shu)據同步(bu)等；

時序理論基本模型；
時序理論基本參數；
如何解決時序中的問題：關鍵路徑的處理；
跨時鐘域的處理：異步電路同步化；
亞穩態的出現及解決方法；
利用QuarutsII提供的時序分析工具進行系統時序分析；
 時(shi)(shi)序(xu)分析(xi)中不同參數設置情(qing)況下時(shi)(shi)序(xu)約束(shu)結果的(de)異同比較；

單/雙口RAM、DPRAM工作時序及其使用；
FIFO工作時序及其使用；
ROM工作時序及其使用；
鎖相環及串行收發器工作原理及其使用；
對比手工(gong)編寫代碼與利用(yong)IP快速進行設計的異同；

常系數復雜FIR濾波器的設計;
使用基于IP核的設計方法和流程，針對速度、面積、和功耗的優化;
 使(shi)用(yong)EDA工具針對各個綜合階(jie)段的設(she)計技巧，分(fen)析和(he)驗證(zheng)設(she)計實例，綜合各種設(she)計手(shou)段、分(fen)析方(fang)法(fa)(fa)、優化和(he)驗證(zheng)方(fang)法(fa)(fa);

基本實驗

I2C的設計與測試
RSIC-CPU的設計與測試
LDPC編碼器設計
M序列設計
高級加密標準AES設計
PS2鍵鼠接口設計與實現
異步fifo的設計與實現